Formal Equivalence Checking and Design Debugging

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描述

Formal Equivalence Checking and Design Debugging

1 Introduction. - 1. 1 Problems of Interest. - 1. 2 Organization. - I Equivalence Checking. - 2 Symbolic Verification. - 3 Incremental Verification for Combinational Circuits. - 4 Incremental Verification for Sequential Circuits. - 5 AQUILA: A Local BDD-based Equivalence Verifier. - 6 Algorithm for Verifying Retimed Circuits. - 7 RTL-to-Gate Verification 123. - II Logic Debugging. - 8 Introduction to Logic Debugging. - 9 ErrorTracer: Error Diagnosis by Fault Simulation. - 10 Extension to Sequential Error Diagnosis. - 11 Incremental Logic Rectification. Language: English
  • 品牌: Unbranded
  • 类别: 教育
  • 语言: English
  • 出版日期: 2012/09/30
  • 艺术家: Shi-Yu Huang
  • 页数: 229
  • 出版社／标签: Springer
  • 格式: Paperback
  • Fruugo ID: 343652760-752833792
  • ISBN: 9781461376064

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